7LPP，可将晶体管密度增加最多80％，性能提升最多30％，或者功耗降低最多50％。或许，这可以让三星更好地控制芯片功耗、发热，避免再出现所谓的“翻车”。三星3nm预计明年投入量产，但尚未公布任何客户。台积电方面，3nm继续使用FinFET技术，号称相比于5nm晶体管密度增加70％，性能可提升11％，或者功耗可降低27％，预计今年晚些时候投入试产，明年量产，客户包括除了苹果、AMD、NVIDIA、联发科、赛灵思、博通、高通等，甚至据说Intel也会用。...阅读全文
几乎零宕机时间。值得一提的是，PHY物理层还使用了先进的5nm工艺，搭配独特的模拟和DSP技术，可将功耗降低20％。Synopsys PCIe 6.0 IP方案中的验证IP现已可用，控制器、PHY物理层计划在今年第三季度提供早期试用。PCIe 6.0标准规范目前还在制定中，计划在今年正式发布，按照传统继续让I/O带宽翻番达到64GT/s，应用到实际中，PCIe 6.0 x1单向实际带宽8GB/s，PCIe 6.0 x16单向带宽128GB/s、双向带宽256GB/s。PCIe 6.0将延续PCIe 3.0时代引入的128b/130b编码方式，但加入全新的脉冲幅度调制PAM4，取代PCIe 5.0 NRZ，可以在单个通道、同样时间内封包更多数据，以及低延迟前向纠错(FEC)和相关机制，以改进带...阅读全文
年多，几乎从未休假，在其带领的2000多位工程师的尽心竭力的努力下，完成了中芯国际从28nm到7nm工艺的五个世代的技术开发。据梁孟松透露，目前中芯国际的“28nm、14nm、12nm及N+1等技术均已进入规模量产，7nm技术的开发也已经完成，明年四月就可以马上进入风险量产。5nm和3nm的最关键、也是最艰巨的8大项技术也已经有序展开， 只待EUV光刻机的到来，就可以进入全面开发阶段”。当然，7工艺以下的先进工艺现在还只是技术研发，没法量产，因为缺少关键的EUV光刻机设备。目前中芯国际已经完成了14nm工艺1.5万片晶圆/月的产能建设目标，接下来的重点是N+1、N+2代工艺，尽管官方一直没有透露具体多少，不过业界认为N+1工艺大概是8到10nm节点，N+2工艺则是7nm节点。N+1工艺已经风...阅读全文
优势的角度来看，尽管AMD、英特尔已经证明了多芯片架构具有一定的经济性，但实际上，与微缩晶体管相比，芯片万能胶并不是在所有时候都能带来最大的成本优势。清华大学交叉院博士研究生冯寅潇和清华大学交叉院助理教授马恺声发表了一篇有关Chiplet成本计算的论文，通过建立Chiplet精算师的成本模型对多芯片集成系统的成本效益进行精准评估。结果发现，现阶段的Chiplets方案只有在800平方毫米的大芯片上才真正有收益，且工艺制程越先进，收益效果越明显。对于5nm芯片系统，当产量达到2千万时，多芯片架构才开始带来回报。戴伟民也表示，不是所有芯片都适合用chiplet的方式，不要为了拆分而拆分，不少情况下单颗集成的系统芯片（SoC), 如基于FD-SOI工艺集成射频无线连接功能的物联网系统芯片，更有价值...阅读全文
