DDR4 内存目前还是绝对主流，不断被深入挖潜，频率已经突破 5GHz，不过下一代 DDR5 也已经蠢蠢欲动了。Cadence 公司今天就宣布了 DDR5 的全新进展，无论工艺还是频率都相当领先。 目前，JEDEC 标准组织正在研究 DDR5 内存规范，已经有了初步版本，Cadence 此番拿出的就是面向新规范的第一个 DDR5 IP物理层接口芯片。 该测试芯片采用台积电7nm工艺制造，数据率可达4400MT/s，也就是频率高达4400MHz，相比目前商用最快的DDR4-3200快了多达37.5％。 为了支持Cadence DDR5 PHY物理层的验证和协作，美光也向其提供了DDR5内存初步版本的工程原型。 在此之前，Rambus也曾经提到过7nm工艺下的DDR5 IP，并预计DDR5内存...阅读全文
几乎零宕机时间。值得一提的是，PHY物理层还使用了先进的5nm工艺，搭配独特的模拟和DSP技术，可将功耗降低20％。Synopsys PCIe 6.0 IP方案中的验证IP现已可用，控制器、PHY物理层计划在今年第三季度提供早期试用。PCIe 6.0标准规范目前还在制定中，计划在今年正式发布，按照传统继续让I/O带宽翻番达到64GT/s，应用到实际中，PCIe 6.0 x1单向实际带宽8GB/s，PCIe 6.0 x16单向带宽128GB/s、双向带宽256GB/s。PCIe 6.0将延续PCIe 3.0时代引入的128b/130b编码方式，但加入全新的脉冲幅度调制PAM4，取代PCIe 5.0 NRZ，可以在单个通道、同样时间内封包更多数据，以及低延迟前向纠错(FEC)和相关机制，以改进带...阅读全文
电子测量企业 Keysight Technologies 近日推出了业界第一个完整的 DDR5 DRAM 测试与验证系统“N6475A DDR5 Tx”，为新一代内存的研发打开了方便之门。 这套系统包括 Keysight N6475A DDR5 Tx 兼容测试软件、M8040A 64 Gbaud 高性能比特误码率测试仪 (BERT) 和 Infiniium UXR 系列实时示波器两种硬件，可对 DDR5 内存进行抖动、电子、时序、波形、眼图方面的测试，包括 DDR5 芯片、数据缓冲、寄存器芯片的发射器物理层。 程序会自动将测试结果与 DDR5 标准规范的兼容标准进行对比，展示产品是否通过每一项测试。 在此之前，DDR5 产品的开发者们必须自己设计软件，或者手动执行所有测试、分析，现在有了...阅读全文
1月31日上午消息，固态技术协会（JEDEC）发布了Universal Flash Storage (UFS&UFSHCI，通用闪存存储) v3.0标准（JESD220D、JESD223D），和UFS存储卡v1.1标准（JESD220-2A）。简单来说，UFS 3.0引入了HS-G4规范，单通道带宽提升到11.6Gbps，是HS-G3（UFS 2.1）性能的2倍。 由于UFS的最大优势就是双通道双向读写，所以接口带宽最高23.2Gbps，也就是2.9GB/s。 互联层设计方面，严格遵守 MIPI（移动产业处理器接口）的规范协议，其中物理层依据 MIPI M-PHY v4.1，传输层依据MIPI UniProSM v1.8。 其它方面，UFS 3.0支持的分区增多（UFS 2.1是8个），纠...阅读全文
推动整个行业向前发展。"不过， PCIe经历了十多年的发展才成为主流，UCIe1.0的出现只是Chiplet时代真正到来的起点，距离Chiplet真正成为主流也还有一段路要走。即便是强大如英特尔，也需要花费大量的时间和精力才能实现量产。工艺实现成第一难，工程费用无人愿承担"事实上Chiplet的发展，最大的难度不是在协议制定上，而是在产品定义以及制造环节，统一协议和标准是为了降低研发成本和加快市场应用。"创享投资的投资总监刘凌韬向雷峰网(公众号：雷峰网)表示。刘宏钧持有同样的观点，他认为虽然UCIe统一标准的建立为产业界指明了方向，但在具体物理层指标带来的工艺能力要求和大规模制造环节仍然有不少挑战，例如封装体中多层材料的堆叠，从硅之间的堆叠到硅、有机材料、金属等多种材料。"将这些材料连接起来...阅读全文
